分享到:
发表于 2012-06-28 11:20:00 楼主 | |
来自CHH,ID:bigpao007 首先 需要澄清一个事实: 评分:+Z金豆 40 已有 4人参与评分 |
|
楼主热贴
个性签名:无
|
发表于 2012-06-28 11:23:43 1楼 | |
多谢分享. | |
发表于 2012-06-28 11:26:13 2楼 | |
欣赏学习支持! | |
发表于 2012-06-28 11:27:11 3楼 | |
支持好友佳作! | |
发表于 2012-06-28 11:29:05 4楼 | |
![]() ========================= ![]() |
|
发表于 2012-06-28 11:29:07 5楼 | |
支持好友佳作! | |
发表于 2012-06-28 11:29:24 6楼 | |
多谢分享! | |
发表于 2012-06-28 11:29:34 7楼 | |
![]() ========================= 感谢好友的分享。 |
|
发表于 2012-06-28 11:32:16 8楼 | |
支持!!!!!来学习! | |
发表于 2012-06-28 11:36:02 9楼 | |
![]() ========================= 多谢分享! |
|
发表于 2012-06-28 11:38:38 10楼 | |
另外请注意一点,从Haswell开始,Intel 已经开始取消 L1 L2 L3 Cache的称谓,统一称为 LLC(Last Level Cache), Last Level Cache这称呼早就存在了....去看Sandy Bridge跟Ivy Bridge就知道了....自引用环形总线后L3就改名叫Last Level Cache了.........之前有人转这帖的时候就想吐槽了............. ![]() L1,L2的称呼一样还存在,只是作为单个Core的一部分画图的时候不会画出来给你看而已......... 无比蛋疼的采用DDR4以及4通道,却从 1333MHz开始起跳。。 很可能是PDF有问题,至少JEDEC目前看不到DDR4的规范.即使有,也不可能从1333MHz起跳.很可能原文应该是DDR3,但实际录入的时候打错成了DDR4. 最后.45nm 8核, 32nm 10核. 为什么22nm堆不出10个以上核心?好奇怪的逻辑.......我跪了........ bigpao007怎么也算个有技术的人了.怎么可能在帖子里发表这种言论.......这帖子...........我............... |
|
发表于 2012-06-28 11:41:12 11楼 | |
![]() ========================= 这个我看不懂,支持一下。 |
|
发表于 2012-06-28 11:44:51 12楼 | |
貌似这些东西跟咱没关系。米不动 | |
发表于 2012-06-28 11:47:17 13楼 | |
占楼不留情
评分:+经验 10 已有 1人参与评分展开 |
针对ZOL星空(中国)您有任何使用问题和建议 您可以 联系星空(中国)管理员 、 查看帮助 或 给我提意见